في تصميم أسيك الحديثة في نطاق واسع، وغالبا ما ينطوي على نظام مراقبة متعددة على مدار الساعة، وهذا سوف يؤدي إلى مشاكل من مجالات مختلفة على مدار الساعة لنقل البيانات. الحل الأفضل هو استخدام FIFO غير متزامن (الأولى في اول الخارجين) العازلة لتحقيق مختلف مجالات نقل البيانات على مدار الساعة . لأن هذا هو، فقط غير متزامن FIFO كتابة البيانات المؤشر في ترتيب تصاعدي، والبيانات للقراءة في نفس الترتيب، لا خطوط عنوان قراءة الخارجية، بسيطة جدا للاستخدام، وذلك لجعل توقيت نقل البيانات ومجالات مختلفة على مدار الساعة أصبحت متطلبات فضفاضة، ولكن أيضا إلى تحسين كفاءة نقل therebetween. وهكذا، فإن شبكة الاتصالات غير المتزامن FIFO ومعالجة المعلومات الرقمية وغيرها من المجالات لها تطبيق واسع . سوف دراسة عالية الأداء غير المتزامن FIFO تصبح واحدة من مجالات التركيز في تصميم VLSI، وبذلت الكثير من نتائج الأبحاث .
على سبيل المثال، وثيقة ، ربما يتم تخفيض اتخذت مؤشر طريقة تزامن مقارنة متبدل الاستقرار يحدث، وهذا يضمن أن المقارنة هي في الواقع تتم مزامنة اثنين من المؤشرات، ولكن عند تصميم ذات قدرة كبيرة FIFO القراءة، إرسال الكثير من مؤشر بت، وحدة تزامن يستخدم الكثير من السجلات، فإنه زيادة كبيرة في تكاليف التصميم وانخفاض الكفاءة. وتصميم المقالة المذكورة خلال، يضيف قليلا عنوان للتعرف على الوضع النسبي للمؤشرات القراءة والكتابة لا يستغرق الكثير من الموارد المنطق، ولكن أيضا يقلل من قابلية نظام تحكم FIFO. وثيقة المذكورة يتم تحديد رمز رمادي بقسمة الأولين أقسام التخزين، ويحدد طريقة أخرى الكامل فارغة، ولكن ليتحقق بطريقة تقسيم هذا القرار من قبل قسم في شكل الأجهزة، سيئة. هذا تصميم رقاقة من أجل تلبية احتياجات تصميم FPGA المحلي، فرضية ضمان موثوقية عالية وزيادة تعزيز متزامنة FIFO البرمجة، اقترح استنادا إلى رمز رمادي، يمكن برمجتها لغير متزامن FIFO، و طريقة ربط مقارنة مؤشر غير متزامن يقترح المعايير الكاملة فارغة جديدة، وتحسين سرعة وكفاءة الدوائر، والتصميم النهائي لوسرعة عالية وعالية الأداء وبرمجة FIFO غير متزامن التكوين الدائرة موثوق بها للغاية .
نظام المقترح FIFO بنية غير متزامن
يقترح تصميم غير المتزامن FIFO فكرة أنه في وحدة FIFO التقليدية على هيكل الدائرة وتحسين وتحسين عزم الدولة ويستند، على الموثوقية، والبرمجة، وسرعة اختراق. وFIFO التقليدي الرئيسي القراءة والكتابة وكامل فارغة وظيفة الحكم، فإنه لا يحتاج إلى خطوط عنوان قراءة الخارجية، لذلك هو بسيط جدا، بحيث يمكن كتابة البيانات بشكل تسلسلي قراءة بالتتابع، ليست شائعة مثل الذاكرة خطوط عنوان يمكن تحديده من خلال القراءة أو الكتابة على العنوان المحدد. هذا التصميم يزيد من وظيفة الإنذار كامل تقريبا فارغة، يمكن برمجتها للمستخدم FIFO تحذير قيمة العتبة، ويزيد من القريب مؤشر فارغة الكامل والعاجل لوضع FIFO الفوري قليلا، ويزيد من البرمجة FIFO. FIFO تكوين نظام وحدة المخطط هو مبين في الشكل (1).
FIFO كلها يمكن تقسيمها إلى أربع وحدات: وحدة التخزين، وحدة توليد المؤشر، وحدة مقارنة وحدة توليد مؤشر العلم. r_clk ساعة قراءة. w_clk ساعة الكتابة، وdata_in البيانات الكتابة؛ قراءة البيانات كما data_out، ale_num عتبة تحذير فارغة تقريبا، alf_num ما يقرب من عتبة تحذير الكاملة، r_ptr مؤشر القراءة، w_ptr مؤشر الكتابة؛ al_empty فارغة تقريبا علامات، al_full علم كامل تقريبا، علم فارغة فارغة، كاملة كما علم كامل، مؤشر alr_ptr تقريبا فارغ؛ alw_ptr مؤشرات كامل تقريبا.
SRAM المنفذ المزدوج مع اثنين من الموانئ القراءة والكتابة مستقلة تماما، وهو ميناء يمكن اختيار لكتابة data_in، data_out ميناء قراءة أخرى، حتى أن عمليات القراءة والكتابة مستقلة عن بعضها وظائف، وأكثر ملاءمة للاستخدام لتحقيق FIFO أخرى. كما يمكن أن يرى في الشكل (1)، ويمكن تقسيمها إلى FIFO قراءة نطاق مدار الساعة وعلى مدار الساعة المجال الكتابة مستقلة تماما عن كل اثنين من المجالات على مدار الساعة. وحدة يولد w_clk الكتابة مؤشر w_ptr وفرضه على w_ptr alf_num المنتجات alw_ptr، w_ptr يد واحدة للسيطرة على وحدة تخزين data_in مكتوبة، وقراءة البيانات المكتوبة من قبل r_ptr السيطرة، ومن ناحية أخرى w_ptr alw_ptr قراءة في وحدة مقارنة المؤشر ومؤشر الجيل r_ptr alr_ptr مقارنة نتيجة المقارنة إلى وحدة توليد عزم العلم، وتوليد فارغة، والكامل، وعلم ما يقرب من تفريغ وتقريبا كامل، وإذا كانت قراءة FIFO فارغة، ثم توقف e_ptr، إذا شغل، ووقف w_ptr.
من السهل أن نرى في تصميم النظام المذكور أعلاه، ودقة البيانات أثناء بين نظام مؤشر مقارنة بعضها بعضا نظام السيطرة الكاملة الموثوقية والفضاء عملية التصميم على تعزيز أداء النظام. وهكذا، في القسمين الثاني والثالث على التوالي التفاصيل تصميم النظام وكامل فارغ الحكم مقارنة المؤشر.
مقارنة بين مؤشر نظام تصميم (2)
عندما نقل البيانات، تتلقى البيانات الواردة تسجيل التغييرات، في حالة حدوث تغيير في حافة مدار الساعة البيانات أثار، فإنه سيؤدي إلى عدم استقرار الدولة البيانات تلقي، وتسمى هذه الحالة متبدل الاستقرار. عند دخول دولة متبدل الاستقرار يمكن التنبؤ لا على مستوى الإخراج وحدة لا يمكن التنبؤ عندما خرج يمكن أن يستقر عند مستوى مناسب. في هذه الفترة مستقرة، فإن الناتج يكون بعض مستوى مرحلة وسيطة، أو قد يكون في حالة التذبذب، ويمكن نشر مثل هذا المستوى الانتاج غير مجدية على طول مسار إشارة تتالي أسفل. تحدث أخطاء متبدل الاستقرار FIFO من شأنها أن تجعل والقراءة والكتابة وأخذ العينات على مدار الساعة من مؤشر العنوان بين القيمة الحقيقية ومختلفة، مما أدى إلى كتابة أو قراءة عنوان خاطئ. الدولة متبدل الاستقرار لا يمكن القضاء عليها تماما، فقط لايجاد سبل للحد من احتمال وقوعه. طريقة الدائرة FIFO التقليدية من أجل إيجاد حل لمشكلة شبه استقرار هو استخدام مؤشر إلى اتخاذ وحدة التزامن، من خلال المقارنة بين مؤشر متزامنة لا توجد مشكلة شبه استقرار. وحدات مؤشر التزامن عموما استخدام التكوين هو مبين في الشكل. clk1 افترض وclk2 غير المتزامن على مدار الساعة، عندما يتغير على الزناد من DATA1 B2 في الحافة، قد تحدث هناك DATA2 دولة متبدل الاستقرار، ولكن، في هذا الوقت التقاط وينتقل B3 لا يحدث عندما متبدل الاستقرار البيانات، القادم الزناد clk2 مدار الساعة حافة وصوله، DATA2 غير المرجح أن استقرت، يصبح قيمة معينة من 0 أو 1، لذلك B3 هو الاستيلاء على قيمة معينة. وبطبيعة الحال، DATA2 قد لا يكون هناك استقرارا في دورة ساعة واحدة، ولكن احتمال data3 متبدل الاستقرار يبدو أن تقلص إلى حد كبير.
قارن تزامن باستخدام طريقة المؤشر، على الرغم من موثوقية عالية، ولكن عندما البيانات كبيرة المؤشر FIFO عمق عموما لديهم الكثير من البتات، الأمر الذي يتطلب التزامن، مما أدى إلى زيادة كبيرة في عدد من استخدام سجل كل بت قامت، وزيادة تصميم التكاليف.
في ضوء هذا الوضع، والنظر في استخدام مؤشرات كود الرمادية. كود رمادي إلا عن طريق التحويل (رمز رمز ثنائي الكثير من التغيير في نفس الوقت، في كثير من الحالات) بين اثنين من رموز المجاورة. هذا سوف تجنب يتغير المؤشر تحدث الظاهرة عندما متبدل الاستقرار. قبل إحالة كتابة وقراءة عناوين، من أجل تحسين موثوقية البيانات، بديل ثنائي رمادي العد التعليمات البرمجية. لذلك لا يمكن استخدام وحدة تزامن مؤشر تعتمد طريقة غير متزامن مؤشرات المقارنة، تتم مقارنة اثنين من المؤشرات غير متزامن مباشرة، وما ينتج عنه من العلم بالمقارنة مع تزامن إلى المجال على مدار الساعة المرجوة. مبدأ تصميم الجيل مؤشر وحدة هو مبين في الشكل (3).
ثنائي وحدة توليد المؤشر هي المبدأ الأساسي للعداد حتى الثنائية، كل حافة ارتفاع ساعة القادمة، وسوف تضاف على أساس القيمة قبل الإخراج، والتي يمكن أن تنتج التدريجي مؤشر تراكم ثنائي، مؤشر يدخل ثنائي نصف الأفعى تقريبا تتلخص عتبة تحذير فارغة وكاملة لإنتاج المقارنة شبه كامل فارغة لمؤشر ثنائي، وأخيرا، سيتم تحويل مؤشرات اثنين إلى رمادي رمز جيل إخراج وحدة مؤشر كود رمادي. يستخدم شفرة منعكسة في التصميم من أجل تقليل احتمال حدوث متبدل الاستقرار، والمنطق توفير التكاليف، والحد من تكاليف التصميم، وأنواع المؤشر توسعت لتشمل فارغة تقريبا، وعتبة تحذير الكاملة قرب مؤشر لاغية الكامل، من أجل تعزيز البرمجة من FIFO .
3 تصميم الحكم الكامل فارغة
منذ الاحتياجات الوظيفية FIFO أثناء القراءة أثناء الكتابة، وذلك في الحقيقة لا يساوي القدرة الفعلية للFIFO مع قدرة مجموعة الذاكرة SRAM، ولكن يعتمد على السرعة النسبية للمؤشرات القراءة والكتابة. يجب استخدام الحالة الأولية من وحدات FIFO المؤشر بشكل صحيح الكتابة قبل أن مؤشر القراءة، وهذا يمكن التأكد من أن محتوى للقراءة من خلال البيانات كتابة فترة بعد قراءة، إذا كان مؤشر القراءة منذ الصيد على مؤشر القراءة الكتابة تتسبب نفس المؤشر الكتابة، مما يدل على مساحة التخزين التي يتم قراءة البيانات، ومن ثم المضي قدما وقراءة بيانات خاطئة، وإذا تم القبض على مؤشر الكتابة حتى مؤشر القراءة، ثم امتلاء الذاكرة، بعد ذلك سوف تمضي غير مقروء إعادة كتابة البيانات. وفي كلتا الحالتين لا بد من تجنبها، فكيف لتحديد حالة فارغة كاملة، تتعلق دقة وموثوقية FIFO.
النهج التقليدي هو زيادة على الشيء عنوان للدلالة على الوضع النسبي للمؤشرات القراءة والكتابة، لأن هذا الأسلوب يضيف قليلا عنوان، عدد البتات عنوان عنوان SRAM بت عدد مختلف من FIFO، تحكم FIFO يقلل من قابلية ، ولكن أيضا زيادة في هذا قليلا من المنطق قليلا عنوان يضيف الواقع الحمل غير الضرورية. مع الأخذ بعين الاعتبار المذكورة في تصميم FIFO يضيف العلم التحذير الكامل فارغة تقريبا، ويمكن أن تتولد عن طريق ما يقرب من تفريغ كامل العلم التحذير العلم. مبدأ تقرير الحالة هو مبين في الشكل.
يتم إنشاء المبدأ الكامل العلم تحذير فارغة تقريبا، والقراءة والكتابة مؤشر بالإضافة إلى عدد ثنائي مثل عتبة تحذير، لذلك هناك أربعة مؤشرات مختلفة، على التوالي، وقراءة، ومؤشر الكتابة ومؤشر للقراءة على تفريغ تقريبا، واستخدام فإن المؤشر أربعة مقارنة مع بعضها البعض تكون قادرة على الحصول على النتائج المرجوة. في FIFO الحال، إذا كان مؤشر الكتابة شبه كامل فارغة يساوي مؤشر للقراءة، مما يدل على سرعة المؤشر قراءة أسرع من مؤشر الكتابة، تشير إشارة فارغة بالقرب من أن التحذير FIFO الكامل تقريبا فارغة، ثم عليك سوى الالتفات إلى لقراءة FIFO فارغة، الكتابة مرة واحدة يمكن تحليل المؤشر مساويا لقراءة FIFO فارغة، كاملة فارغة تقريبا إذا كان مؤشر الكتابة يساوي مؤشر القراءة، ثم معدل سريع للمؤشر الكتابة، يجب أن تكون مؤشرا كامل تقريبا، هناك شغل فقط من مخاطر FIFO، أي مرة واحدة مؤشر الكتابة يساوي FIFO هو تحليل كامل . هذه الطريقة تقرير عن طريق تحذيرا كامل فارغة العلم، لا بت مؤشر إضافية، واستخدام المنطق وتحسين قابلية تحكم FIFO، وحتى لا تحتاج إلى أن تكون التشغيلي الاتجاه قليلا، لتعزيز سرعة التشغيل.
4 المحاكاة
ويستند تصميم UMC 28 نانومتر CMOS عملية، والكامل الدوائر المخصصة طريقة التصميم. استخدام البرمجيات HSPICE لمحاكاة الدوائر. وتبين نتائج المحاكاة أن المقترح غير المتزامن FIFO في الجهد القياسي من 1 V، أقصى تردد التشغيل من 666.6 ميغاهيرتز، واستهلاك الطاقة من 7.1 ميغاواط. نتائج المحاكاة التفصيلية المبينة في الشكل.
عندما تكون فارغة تقريبا، يتم التحقق من صحة العلم فارغة، ودورات ساعة قراءة المستخدمة هي 1.5 نانو ثانية (666.6 ميغاهيرتز)، وفترة مدار الساعة الكتابة هو 2.5 نانو ثانية (400 ميغاهيرتز)، يتم تعيين بالقرب من عتبة تحذير فارغة إلى 17، والاستخدام الكلي لل9-بت عنوان ثنائي يتغير وفقا للقوانين رمز رمادي. نتائج المحاكاة في FIG 5 (أ) هو مبين في الشكل. FIG r_ptr إشارة مؤشر القراءة، w_ptr إشارات الكتابة المؤشر، هي في شكل ثلاث تمثيل عشري، فارغ فارغ قراءة إشارة (عالية النشطة). al_empty تقريبا إشارة فارغة (منخفض النشطة). كما يمكن أن يرى، لقراءة إشارة فارغة عند القراءة والكتابة مؤشرات فعالة على قدم المساواة، وشبه فارغة إشارة 17 دورة قراءة مسبقا تحذيرا حول قراءة FIFO فارغة.
عند التحقق من صحة كامل تقريبا، العلم الكامل، وقراءة دورة على مدار الساعة المستخدمة هي 2.5 نانو ثانية (400 ميغاهيرتز)، وفترة مدار الساعة الكتابة هو 1.5 نانو ثانية (666.6 ميغاهرتز)، ما يقرب من تعيين عتبة تحذير فارغة إلى 15، أي ما مجموعه الاستخدامات 9-بت عنوان ثنائي يتغير وفقا للقوانين رمز رمادي. نتائج المحاكاة في FIG 5 (ب) هو مبين في الشكل. FIG w_ptr الكتابة إشارات المؤشر، إشارة r_ptr لمؤشر القراءة، هي في شكل من أشكال التمثيل ثلاثة عشري، شغل كاملة إشارة (عالية النشطة)، إشارة شبه كامل (منخفض النشطة) al_full هو. كما يمكن أن يرى، عندما أكد إشارة شغل في القراءة والكتابة مؤشرات على قدم المساواة، وشبه الكامل إشارة 15 دورة الكتابة مسبقا تحذيرا حول قراءة FIFO فارغة.
5. الخاتمة
على أساس هيكل FIFO التقليدي، من خلال تحديد حالة هيكل الدائرة وتحسين والأمثل يستند، نقترح عالية الأداء غير المتزامن التكوين الدائرة FIFO. تصميم الدوائر، والمحاكاة والتحقق UMC 28 نانومتر على أساس عملية CMOS القياسية. وتبين نتائج المحاكاة أن هيكل FIFO غير متزامن المقترحة في الاستفادة من موثوقية عالية، سرعة عالية، وما إلى ذلك، وبرمجة لتلبية احتياجات النظام التي وضعتها رقاقة FPGA المحلي.
مراجع
ومتزامنة مزامنة مجال مدار الساعة سوبر البرد جيان وى من الإشارات جامعة تيانجين للتكنولوجيا، 2017،33 (3): 40-44.
جي، موجة مشهد سباق سرعة عالية لنقل البيانات واستقبال نظام يقوم على التخزين المؤقت المزدوج DDR2 SDRAM كرة الطاولة الإلكترونيات، 2015،38 (3): 650-654.
Zhuanghong يي ان FPGA مع بالتزامن مع FX2 بروتوكول الاتصال نفذت طريقة تقوم على USB2.0 الالكترونية قياس التكنولوجيا، 2017،40 (4): 78-81.
فنغ قوه فو، MA يو تشى تشن، وآخرون سفينة للتواصل "البوصلة" غير المتزامن FIFO نموذج المتعددة الالكترونيات الدقيقة وعلوم الحاسوب، 2017،34 (2): 1-5.
وو شيو يينغ، والناس هنري أوي. العائمة نقطة DSP غير المتزامن البحوث FIFO والتصميم العالم الإلكتروني، 2018،1 (69): 145-146.
ني لو، ومدخلات زو Xueyu .LZW غير المتزامن FIFO المخزن المؤقت تصميم الالكترونية قياس التكنولوجيا، 2015،38 (4): 19-23.
قسم أراشيياما، وو هايهونغ، ويونغ، وآخرون. وقدرة عالية غير المتزامن FIFO تصميم وتنفيذ . الإلكترونيات الدقيقة، 2013،43 (3): 405-408.
لي شوي، تصميم وتنفيذ جيانغ لين .OTN في FIFO غير متزامن . الاتصالات الضوئية، 2015،191 (5): 55-58.
مكرر وانغ تشى، وهوانغ Zhenchun، تصميم Puhai فنغ. FPGA غير المتزامن FIFO والأداء المستندة إلى . الصواريخ والإرشاد، 2014،34 (6): 185-189.
شياو Jingxian، الدعية ون. عازلة FPGA القائم غير المتزامن FIFO الالكترونية قياس التكنولوجيا، 2009،32 (11): 92-94.
الكاتب المعلومات:
نيو بو، وتشاو هونغ ليانغ
(كلية الفيزياء في جامعة لياونينغ، وشنيانغ 110036)
