خلاصة القول:
في تنفيذ فك Vitebi، نظرا لمختلف المسار والعودة إلى وضع الصرف السجل التخزين، واستهلاك الموارد وتأثير التأخير عموما اثنين فقط لاختيار واحد، متناقضة. 3-6 اتخذت إعادة صرف طول السجل، والعودة خلط واسطة، والحد بشكل كبير من وقت الظهر، ويقلل من متطلبات مساحة من الذاكرة المسار، على حساب زيادة في ACS 2 ~ 5 طرفية، جنبا إلى جنب مع التحسين الأخرى فيتربي فك الخوارزمية، مثل حساب متري فرع، كل نظرة ACS - أي 4-1 تدابير أخرى لتحقيق إنتاجية عالية (340 ميجا بايت / ثانية)، موازية تماما فيتربي فك منخفضة الكمون، وانخفاض استهلاك الموارد.
شكل الاقتباس الصيني: تصميم وتنفيذ يانغ سرعة عالية منخفضة تأخير فيتربي فك التكنولوجيا الالكترونية، 2018،44 (9): 56-58،62.
الإنجليزية شكل الاقتباس: يانغ مين. تصميم عالية السرعة ومنخفضة الكمون فيتربي فك . تطبيق تقنيات الالكترونية، 2018،44 (9): 56-58،62.
0 مقدمة
فيتربي فك هو خوارزمية فك الاحتمالية في عام 1967 من قبل فيتربي A J، وهو الحد الأقصى احتمال فك أسلوب. تبين لاحقا أن هذه الخوارزمية يمكن استخدامها لمختلف التقييم الرقمي، مثل الحكم بين رمز تدخل في إطار المرحلة مستمرة FSK إشارة أفضل الواردة، التعرف على الكلمات، وتتبع تسلسل مصدر الترميز. هذه التطبيقات يمكن أن يعزى فيتربي الخوارزمية لمرة ومنفصلة، وأفضل تقييم عمليات ماركوف الدولة محدودة، لذلك هو ليس فقط رمز التلافيف المهم فك الخوارزمية، لكن من الناحية النظرية لها أهمية أكبر.
منذ رمز التلافيف وفيتربي خطأ الأداء الممتاز تصحيح أجهزة فك التشفير بسيط (من السهل لتنفيذ عالية السرعة فك)، ويستخدم على نطاق واسع في مجال الاتصالات الفضاء السحيق، الاتصالات عبر الأقمار الصناعية، IEEE 802.11، النطاق العريض الفائق (UWB) النظام، DAB، DVB، 2G ، 3G، LTE، واي ماكس، وكذلك التواصل خط السلطة.
منذ عام 1986، وقال انه نشر الكثير من المقالات فيتربي تصميم فك دوليا، مثل الأدب إلى . فك السعي السرعة، فإنها تستخدم بنية موازية تماما، إنتاجية تصل إلى 1.74 جيجابايت / ثانية ، و 2.8 جيجابت / ثانية ، في حين وفرت الباعة FPGA الرئيسية الحالية العديد الأساسية IP .
منذ آلية ربط مختلفة، استنادا إلى سرعة التشغيل من وحدة فك الترميز ومنظم ASIC وFPGA العرف يختلف تماما، نفذت ASIC على تردد التشغيل FPGA من فك عموما 140 ~ 510 ميغاهيرتز من بين نفس تنفيذ أسيك الهيكلي تصميم مخصص إذا ما تم، ينبغي أن تكون قادرة على الوصول إلى الأدب بالقرب من تردد التشغيل (800 ميغاهيرتز ~ 1.4 غيغاهرتز).
من جهة نظر الطلب والهندسة، وتقييم الأداء فيتربي فك فك أساسا السرعة، معالجة تأخير واستهلاك الموارد وهلم جرا. التقليدية فيتربي بنية فك الصعب تحقيق كل تأخير منخفضة وانخفاض المزايا استهلاك الموارد. في أنظمة الاتصالات عالية السرعة، وغالبا ما تطالب تأخير فك الشفرة. يعرض هذه الورقة مقاربة لتسجيل مبادلة باستخدام بعض التأخير فك يمكن أن تكون الموارد المنطقية المستهلكة والأداء. أظهرت نتائج الاختبار أن هذا الجزء من الطريق الخلفي تسجيل يخزن مسارات الناجين من الصرف، والصرف في الاستفادة من انخفاض السجل تأخير، والموارد المنطقية الضرورية والتراجع طبيعي جدا، وخلية الذاكرة المطلوبة هي إلى حد كبير أقل من التراجع الطبيعي.
ذاكرة مسار قسم الصرف السجل 1 من
1.1 تخزين الطريق التقليدية
الناجي بنية الذاكرة مسار هناك أساسا اثنين: واحد هو بنية السجل تبادل (RE)، والآخر هو بنية الظهر (TB) .
الاستخدامات السابقة يتم تخزين الجسم تخزين سجل خاص في إشارة إدخال المعلومات على الطريق، وذلك باستخدام البيانات في مجموعة السجل لتحقيق التبادل المستمر للفك. ورغم أن هذا الأسلوب له وحدة أقل التخزين، وباختصار فك مزايا تأخير، ولكن بسبب علاقتها مع ربط معقدة للغاية، المتعطشين للسلطة (عندما مدخلات القرار بعض الشيء الجديد من كل السجل إلى أن مقلوب)، وليس مناسبة للللدولة الكبيرة فيتربي فك تنفيذ FPGA.
التراجع باستخدام RAM كما يتم تخزين الجسم تخزين مشترك في تعريشة مسارات الناجين ربط العلاقة، لاستكمال الجزء الخلفي الكتابة والكتابة من خلال بيانات الناتج RAM. ميزة هي أن حتى القواعد علاقة بسيطة، عيب واحد من تأخير فك كبير - عموما موازية فك تأخير الوقت هو أربع مرات التراجع طريقة صرف السجل، واثنين من عيوب تتطلب خلايا الذاكرة متعددة. الاختلافات أداء محددة على النحو التالي.
لمعدل كود R = 1 المبرمج / 2، كل ساعة نظام الإدخال 2 بت الترميز نقل المعلومات، والمخرجات 1 "بت فك؛ شريطة كود التلافيف طول التشفير القيد هو L، فك عمق V = 6 L المعلومات.
للمقارنة بين مجموعة 2 زائد RE بطريقة موازية تماما: مزلاج لتبادل قسم التخزين الطريق 2L-1 على المدى مسار المعلومات V، أي V 2L-1 وحدات الحاجة المنطق والسجلات وتأخير فك الخامس ساعة النظام.
لTB التقليدية بطريقة موازية تماما، لأن المترجم في 1 قليلا، مرة أخرى في أقل قليلا V، لتحقيق وقت فك المستمر ينبغي أن تترجم إلى الوراء أكثر من بت إلى x. العودة إلى المدخلات جاهزة من فك مدار الساعة الانتظار V + س النظام، إلا إذا كان ساعة النظام مرة أخرى في كل ذ = 1 بعض الشيء، والوقت اللازم لاعادة فك مدار الساعة الانتاج V + س النظام. اعتماد قراءة متعددة ريشة (كتابة، قراءة ورقة 2 متابعة) واسطة، ومسار الكتابة س V + معلومات رمز أثناء التراجع.
عندما تعمل بطريقة مسارات النقل في (ن + 1) ن مرات عقارب الساعة إلى الوراء النظام إلى فك كامل على الأقل س قليلا. قراءة 2، 2X مدار الساعة إنجاز المحلي الظهر (V + س) رمز، والتي تأخذ عادة س = V.
وهكذا، وعمق القراءة من ذاكرة الوصول العشوائي 2 في الساعة 2X هم 2V، والعرض من الدول 2L-1 من مسار المعلومات 1 قليلا، 4V إجمالي العمق (4V قبل تسلسل كتابة ساعة النظام علامة 1A، 1B، 2A ثم تمكين الكتابة ، 2B هو 2V عمق اثنين RAM)، قراءة مرة أخرى يبدأ 1B، بعد كتابة 1A 2V عمق،. V عمق بعد قراءات 2A، وآخر 1B ورقة، بحيث 1A الوراء، 1B نقل المعلومات في نفس الوقت كتب 2B، ومسارات 1A.
2V عمق والمعلومات مسار الكتابة (1A، 1B) خلال هذه الفترة، وقبل اثنين من ذاكرة الوصول العشوائي للقراءة في RAM قراءة 2V عمق المعلومات (1B، 1A) الصليب. عندما ينفذ RAM ذاكرة مسار باستخدام RAM المنفذ المزدوج قراءة والكتابة، ذاكرة الوصول العشوائي 2 لتحقيق الكتابة، الكتابة واثنين من قراءة وظيفة في الظهر.
لذلك، يجب أن يكون عمق إجمالي وحدة تخزين 4V رمز العرض 2L-1 على معلومات التوجيه، أي 4V 2L-1 وحدات التخزين قليلا، مع عمق الفعلي تلبية (M = 2N > 4V) أصغر عدد صحيح موجب المقابلة لM. N
فك التأخير: بدء تلقي مرة أخرى من وحدة فك الترميز اللازمة لإعداد على مدار الساعة 2V، التراجع (V + س) أي عمق المطلوب الساعات النظام 2V 2V، ساعة النظام الكلي 4V.
1.2 تحسين وضع الصرف التراجع جزء السجل
يمكن أن ينظر إليه TB من تجسيد التقليدية الموصوفة أعلاه، من أجل الحد من فك تأخير والذاكرة وحدة، معلومات المسار قد يستغرق والموازي متعددة بت رموز قراءة. واقترحت باستخدام جزئي طريقة صرف السجل، والخلفية المتراكمة رموز متعددة (2-6) معلومات المسار، عنوان ذاكرة الكتابة من خلية الذاكرة، وبالتالي تسريع عملية القراءة بعد.
يتم توفير RE طول جزئيا إلى ذ. أخذ خلية ذاكرة 1 قراءة الكتابة وضع 1، تترجم كل س بت إلى الوراء، وتأخير الظهر ر = (V + س) / ص، وخلال هذه الكتابة المعلومات ذهابا ور بت الطريق، وتوجيه المعلومات لضمان تغطي خلية ذاكرة لا تحدث معلومات مفيدة، tx المطلوبة، أي x (V + س) / ص، أي xV / (ص 1). عموما يأخذ ما لا يقل عدد صحيح س تلبية الشرط.
فك تأخير لوقت الانتظار بالإضافة إلى الوقت إلى الوراء. لكل جزء من المعلومات فك الشفرة التي وردت من البداية وحتى وقت الانتظار قبل التراجع إلى: V + س بت من المعلومات فك الوقت استقبال على مدار الساعة V + س النظام. فك تأخير إجمالي V + س + tV + 2X.
وحدة المعلومات مسار التخزين (V + 2X) / عمق ص (عمق الفعلي يرضي اتخاذ M = 2N > (V + 2X) / ص هو أصغر إيجابية صحيح N الموافق M)، ص 2L-1 على نطاق واسع، فإن العدد الإجمالي من البتات (V + 2X) 2L-1.
وعلاوة على ذلك، عند العودة الموارد منطقية للاستهلاك واحدة مختارة من ذ 2L-1، أي ذ مزيج من طرفية 2L-1؛ وقسم تبادل تسجيل العاملين، 2L-1 الحاجة دام السجل ذ المزالج معلومات المسار الحالي.
2 تدابير الأمثل أخرى
عند استخدام مقياس فرع الخطية وثيقة المذكورة تحويل مكمم 3 قليلا demodulated إشارة، فرع متري 3 بت لا يزال غير سلبية، طريق تبسيط التعامل تجاوز المتري التالية.
حساب فرع مرات البحث متري - ل(2،1، ن) محددا من التعليمات البرمجية التي هي 4.
بسيط مسار تراكمي تجاوز متري، على الحد الأقصى والحد الأدنى للنطاق (2،1،7) 3 قليلا تكميم كود التلافيف، مسار متري خلال 3 + log27 بت. ونظرا لأن جميع المقاييس المسار والمقاييس فرع غير قابلة سلبية، ثم قم بإضافة تجاوز بت MSB، يحدد مسار تخزين متري عرض بت تسجيل هو 3 + log27 + 17.
منذ بنية موازية تماما، يجب أن تكتمل على مدار الساعة داخل ACS (الإضافية قارن-حدد، إضافة مقارنة حدد)، وبالتالي ليست جزءا من الأدب ACS في هيكل خط الأنابيب، وتقييد هيكل مواز كاملة من ACS فيتربي فك أعلى عمل واحدة من وتيرة العوامل. ولكن تؤخذ لتخفيف فرع متري تأخير اختيار، وهما فرع متري المزالج حساب الخوارزمية، المزالج من قياس فرع زادت أقصى تردد التشغيل حوالي 10 ميغاهرتز.
فك 3
رسم تخطيطي كتلة وحدة فك الترميز هو مبين في الشكل (1).
4 أداء اختبار استهلاك الموارد
FIG 1 تم تصميم وفقا للقاعدة 2 في موازية تماما محاكاة فك توقيت بعد الصحيح، فإن النتائج التكيف متكاملة Quartus9.1 في الجداول 1-4، حيث: V = 6 L، عدد البتات تكميم هو 3.
ميزات أخرى فك الرموز 5
يترجم فك 5.1 الأداء
في 3 قليلا محاكاة كميات MATLAB وModelsim الكم 3 نقطة ثابتة قليلا قبل المحاكاة: على التوالي (2،1،3)، (2،1،5)، (2،1،7)، (2،1،9) المادة 50 (عندما SNR هو أقل من يساوي 4.4 ديسيبل) أو المادة 100 (SNR أكبر من 4.4 ديسيبل) بطول 40000 تسلسل المشفرة بواسطة إشارة إلى نسبة الضوضاء (SNR = إب / لا) من 3 ~ 5.4 ديسيبل ( فقط في MATLAB، وفي كل Modelsim كود التلافيف يختار فك فقط BER = 10-3 و10-4 في كلتا الحالتين) هو إشارة وردت تنتقل عبر قناة AGWN BPSK أداء المحاكاة BER هو مبين في الشكل 2 . بعد محاكاة من (2،1،3)، (2،1،5)، (2،1،7)، (2،1،9) رمز التلافيف هي أربعة أنواع مختارة 5.2 ديسيبل 4.8 ديسيبل، 4.0 ديسيبل، 3.4 ديسيبل بطول 40000 صاخبة تلقى تسلسل المشفرة اختبار الأداء الخطأ قليلا، تماما كما الشكل.
5.2 الإنتاجية
عندما (يتم تعريف الأدب كمدخل فك الإنتاجية حال، بغض النظر عن بت تكميم) نسبة معينة محددة الناتج من فك، لمدة 2-YL هنا مواز تماما معدل كود R = 1/2 وفيتربي فك الإنتاجية 2fmax. أي تنفيذها على CycloneIII (2،1،7) فك مواز تماما الإنتاجية بين 290 ~ 350 ميجا بايت / ثانية.
المستهلكة في الجهاز المنطق أسيك منظم مثل الموارد HardCopyIII CycloneIII في الوقت المناسب بالنسبة للتردد أقصى التشغيل (2،1،7) التلافيف كود 340 هرتز، سرعة نقل 680 ميغابايت / ثانية.
إذا كنت تستخدم تطبيق مخصص أسيك، ينبغي أن تفي معايير معينة تستخدم حاليا مختلف فيتربي فك ذكر في المقدمة (500 ميجا بايت / ثانية) الاحتياجات.
5.3 مقارنة مع أداء بالتوازي آخرين فك الرموز وثائق
و(2،1،3) الأداء بالمقارنة مع غيرها من الوثائق فك موازية بالكامل (EP3-C10F256C6) كما هو مبين في الجدول رقم 5.
يتبين من البيانات الواردة في الجدول، وتصميم (2،1،3) التلافيف فك كود أفضل بكثير من جوهر IP مواز تماما تقدمها ألتيرا، فقط شغل الموارد منطقي من 25، وتأخير فك أيضا 25 فقط. على سبيل المثال، كما هو موضح في الجدول رقم 6 (2،1،7) أداء فك مواز تماما من الوثائق الأخرى.
6. الاستنتاجات
في هذه الورقة، وجزءا من فك السجل طول الصرف تبادل التراجع وضع استهلاك الموارد منطقي بسيط بالمقارنة مع 3:00 مماثل تقريبا إلى خلية ذاكرة للحد من تأخير تنفيذ فك تحت تأثير تخفيض 25 إلى 66 من الحالات.
لطول القيد من قانون التلافيف قصيرة، مثل (2،1،3)، (2،1،5) مع السجل الكامل استهلاك الموارد مقايضة لا يزيد كثيرا، ولكن فك تأخير الوقت وتقليل نسبة طول تبادل 350، وأكثر عملية.
لطول القيد من طول الرمز التلافيف، مثل (2،1،7)، (2،1،9) مع السجل الكامل استهلاك الموارد مقايضة يتم زيادة أكثر من اللازم، واختيار طول مقايضة السجل هو أكثر ملاءمة 4 أو 6، ثم وتبادل تأخير تسجيل مماثلة تماما، ولكن وضع استهلاك الموارد المنطقي تتراجع بسيطة نسبيا، وخلايا ذاكرة أصغر بكثير (50 أو أقل 62.5)، على الرغم من أن عدد من كتل الذاكرة عند تنفيذها المستهلكة في FPGA هنا من التراجع البسيط أكثر من ذلك، ولكن هذا هو بسبب CycloneIII كل كتلة ذاكرة كبيرة نسبيا (كبير عمق محدود العرض)، وإذا كان استخدام الحد الأدنى عمق كتل الذاكرة الصغيرة 16 (مثل التكنولوجيا أسيك مخصصة) كشفت مزاياها سوف يكون واضحا.
مراجع
TRUONG T K، M SHIH T، REED I S، وآخرون تصميم al.A VLSI للأثر الظهير فيتربي فك .IEEE عملية على Commuications، 1992،40 (3): 616-624.
FEYGIN G، المفاضلات GULAK P G.Architectural لإدارة الناجين تسلسل الذاكرة في فك فيتربي .IEEE عبر عن COMMUN، 1993،41 (3): 425-429.
GOO Y J، LEE H.Two بت على مستوى خط انابيب فيتربي فك لتطبيقات UWB عالية الأداء ندوة .IEEE الدولية على الدوائر والنظم، ISCAS 2008،2008: 1012-1015.
BRUELS N، SICHENEDER E، لوف M، وآخرون al.A 2.8 جيجابايت / ثانية، و 32 للدولة، الجذر-4 فيتربي فك وحدة مقارنة إضافة مختارة 0.2004 ندوة VLSI الدوائر، 2004: 170-173.
فك فيتربي يانغ Min.Design تعظيم الاستفادة من FPGA تستند مؤتمر 0.2011 الدولي للمعلومات الكهربائية وهندسة التحكم، 2001،5: 4129-4131.
تانغ Jiuling.Design وتنفيذ FPGA من فك فيتربي: دراسة حالة باستخدام systemVerilog وشارك في محاكاة 0.2009 الندوة الدولية IEEE على معالجة الإشارات وتكنولوجيا المعلومات (ISSPIT)، 2009: 1-6.
ألتيرا Cooperation.Viterbi مترجم V9.1 دليل المستخدم 0.2009.
شيا رائحة .Verilog الرقمية دليل تصميم نظام (الطبعة الثانية) بكين: بكين الفضاء جامعة أكسفورد، 2008.
الكاتب المعلومات:
يانغ مين
(مدرسة الالكترونيات والاتصالات العلوم وتكنولوجيا المعلومات، جامعة هواتشونغ، ووهان 430074)
عروض العمل
