0 مقدمة
تسريع المعالجة القائمة على FPGA السوق الآجلة البيانات، أنواع الرسائل المختلفة باستخدام المعالجة المتوازية، وفي كل مرة نتيجة للوقت المعالجة المطلوبة لذاكرة التخزين المؤقت المعلومات بيانات السوق. البيانات قدرة السوق الضخمة، على رقاقة ذاكرة لا يمكن تلبية متطلبات، وذلك باستخدام طريقة DDR3SDRAM المفضلة . ومع ذلك، منذ DDR3 يحتاج مجموعة واحدة فقط من القناة الوصول إلى البيانات، وقنوات متعددة لا يمكن تلبية الوصول المتزامن . مروحة بو أقصى ومثل استخدام واجهات UI، الاتصالات DDR3، SDRAM السابق للحصول على حلول متعددة القنوات، مثل تساو Yijiang الذاكرة وخارج رقاقة مثل بناء على حافلة NPI، وعرض النطاق الترددي الحد الأقصى من 743 ميجا بايت / ثانية التصميم عرض النطاق الترددي تصل إلى 3.8 جيجابايت / ثانية؛ تشانغ يوجيا وغيرها من مخطط التصميم على أساس متعدد الميناء DDR3 AXI4 على الرغم من زيادة معدل انتقال العدوى، ولكن نظرا لتعقيد بروتوكول AXI4 نفسه يزيد من صعوبة الاستخدام المتقدمة. تحقق هنا والبيانات تسارع سوق العقود الآجلة التحقق من تجهيز واجهة UI القائمة على FPGA لقراءة ستة القنوات تصميم DDR3 المضادة للاصطدام يبسط تعقيد متعدد القنوات القارئ DDR3، مع البيانات لتعزيز فترة فعالة، فإن معدل الحد الأقصى لمدة تصل إلى ميناء 5.0 GB / ثانية أو أكثر، وتصل إلى استخدام عرض النطاق الترددي 80.
المضادة للتصادم الشامل قراءة ستة القنوات تصميم الهندسة المعمارية هو موضح هنا في الشكل 1، فتتمثل في قناة التحكيم وحدة التحكيم، وحدة تحكم والقراءة وحدة التحكم منطق الكتابة ذاكرة DDR3.
DDR3 وحدة الذاكرة تحكم استخدام MIG النووي XILINX، والملكية الفكرية الأساسية التي يحتاج المستخدم فقط لتحديد شريحة الذاكرة واجهة المستخدم الرسومية والمعلمات المرتبطة بها، لإكمال تكوين DDR3 .
سوف قناة وحدة التحكيم التحكيم قناة السداسية للتحكيم، هناك قنوات مختلفة لنفس طلبات الوقت القراءة والكتابة، وحدة يحدد أجل الوصول DDR3 وفقا لمستوى الأولوية، وذلك باستخدام أفكار لحل توقف الصراع متعدد القنوات القراءة والكتابة.
ضوابط الكتابة منطق السيطرة وحدة واجهة ولدت DDR3 سيطرة كاملة توقيت اعتمادا على واجهة التشغيل الموافق ، وبالتالي تحقيق الصحيح القراءة والكتابة الوصول إلى DDR3.
2 DDR3 تحكم الذاكرة التصاميم وحدة
وحدة تحكم DDR3 وIP المنطق الأساسي الرسم البياني هو مبين في الشكل 2 لتوليد، وذلك باستخدام الطريقة UI واجهة AXI4 مقارنة إلى واجهة، لا تحتاج لتنظيم البيانات، وسهل التشغيل، يبسط إلى حد كبير تعقيد DDR3 يستخدم، واستخدام شريط تمديد DDR3 مريحة ل.
ذاكرة إرسال وحدة التحكم 2.1
وتظهر DDR3 إشارة واجهة كتابة العملية في الجدول 1.
الكتابة عملية: عندما app_rdy app_wdf_rdy في وقت واحد عالية، وعنوان الكتابة app_addr DDR3 الانحياز مع app_cmd ملزمة، DDR3 كتابة البيانات مع البيانات قناع ملزمة app_wdf_mask app_wdf_data الانحياز app_cmd 3'b000 مجموعة، و وفي الوقت نفسه app_en، app_wdf_wren، app_wdf_end مجموعة عالية، يتم كتابة البيانات إلى عنوان المقابلة.
لأن DDR3 الكتابة توقيتها أكثر من واحد، من أجل تبسيط تصميم النظام، وتصميم واجهة المستخدم هنا توقيت تشغيل عنوان الكتابة والبيانات تتماشى تماما وسهلة الفهم وتشغيل .
اقرأ ذاكرة وحدة التحكم 2.2
قراءة إشارات واجهة DDR3 العملية كما هو موضح في الجدول رقم (2).
عملية القراءة: في app_rdy عالية، للمستخدم بإرسال أمر القراءة وapp_en في وقت واحد ارتفاع مجموعة، الأمر قراءة وكتابة عنوان قراءة لDDR3، DDR3 وسيعود إشارة إشارة بيانات صالحة، التي تحدد معا إذا كانت البيانات التي تم إرجاعها فعالية.
عادة، يتم إرجاع أية بيانات مباشرة بعد نهاية الطلب للقراءة DDR3، يطلب من الدورات على مدار الساعة المتأخرة.
3 قناة تصميم وحدة التحكيم التحكيم
في ظل الظروف العادية، منذ DDR3 مجموعة واحدة فقط من السيطرة والعنوان وبيانات الحافلات، وبالتالي الوقت قناة وصول واحد واحد فقط. وفقا لقواعد العقود الآجلة عملية التداول، بترتيب تنازلي من أجل أولوية بالنسبة للعقد للأخبار، رسائل حالة السوق، وأصناف رسائل الحالة من التداول، أخبار السوق إحصاءات دوران، أخبار السوق أجل كتاب متعددة ملف، متعدد ملف أخبار السوق إحصاءات حجم. خلال قناة التحكيم في أول ستة رسالة مختلفة مغلفة بعد يتم تسجيل رسالة المقابلة إلى ذاكرة التخزين المؤقت، يتم كتابة تنسيق البيانات من كل قناة في المخزن المؤقت الرسالة، من الاعلى الى الادنى قليلا أجل هو تمكين الكتابة، وقراءة تمكين كتابة البيانات، عنوان الكتابة، عنوان للقراءة، ثم أولا تحديد ما إذا كان المخزن المؤقت العقد رسالة المعلومات فارغ، إن لم يكن فارغ، ثم إثبات أن الطلب رسالة معلومات العقود الحالية حدث والدولة الفرصة للانتقال إلى عقد معالجة المعلومات رسالة الدولة؛ ومعلومات العقد ليكون مؤقتا بعد أن تم قراءة الرسالة بالكامل، يتم تحديد اضغط على ترتيب الأولويات سواء عازلة رسالة أخرى فارغة، ثم آلة الدولة يقفز وفقا لذلك، والانتهاء من التبديل بين القنوات المختلفة، كما هو مبين في الشكل.
لأنواع رسالة مختلفة، الموافق مختلفة وحدة مناولة الرسالة، بهدف زيادة نظام التشغيل من المعالجة المتوازية، للحد من معالجة تأخير.
السيطرة إرسال وحدة المنطق 4
السيطرة الكتابة حدة منطق من نوع مختلف من رسالة في المعالجة المتوازية، لتوليد إشارة واجهة DDR3، كل تدفق معالجة الرسالة هو مبين في الشكل.
للحصول على عقود الآجلة في مجموعة متنوعة من الأسعار، ومتنوعة، ولكن بصمة صغيرة، DDR3 عادة يمكن أن تكتمل في عنوان إحدى سوق التخزين، وانخفاض في الأسعار، والحساب، ونشر، تحتاج إلى قراءة اقتباسات متعددة. لأن DDR3 انفجر طول 8، وذلك لتسهيل وصول الدقيق إلى السوق، ويتم تعيين عرض بت من البيانات من ست قنوات ل08/01 بت DDR3 واسعة، أي وصول واحد فقط على البيانات تعالج.
للقناة بيانات وحدة التحكيم التحكيم مخرجات الكتابة تتيح قراءة وتمكين هي واسعة 1 قليلا، على مستوى عال يشير حدوث الطلب؛ كتابة البيانات إلى 64 بت بت نطاق واسع؛ عنوان الكتابة والقراءة عنوان واسع 28 بت تكوين DDR3 بت البيانات في جوهر IP هو 512 بت، عرض عنوان قليلا من 28 بت. DDR3 لكتابة بيانات العرض وبيانات العرض لا تتطابق، وبالتالي فإن عملية الكتابة يتطلب DDR3 قناع يصلح معا لإكمال.
العملية هي على النحو التالي: أولا، قراءة ويتم تحديد الكتابة، إذا تمكن أكد الكتابة، ثم القفز للدولة عملية الكتابة، وإذا كان قراءة تمكن عالية، عملية القراءة يقفز إلى الدولة، إن لم يكن القراءة وعمليات الكتابة في حالة الاستعداد. (عندما القناة نفسها لا تحدث في وقت واحد قراءة تجهيز العقود الآجلة رسالة السوق، لذلك قراءة نفس القناة والكتابة تمكين بمستوى عال لن يحدث).
إذا كانت عملية الكتابة، من جهة يولد عنوان الكتابة والقيادة DDR3، من ناحية أخرى مغلفة البيانات الكتابة إلى 512 بت بت على نطاق واسع. حيث عنوان الكتابة app_addr عنوان الكتابة DDR3 هو {، 3'd0}، والبيانات قناع app_wdf_mask app_wdf_data كتبه عنوان الكتابة: تحديد . والقيادة عنوان البيانات وحدة التحكم توليد المقابلة app_en، app_wdf_wren، app_wdf_end إشارات التحكم، التي تتعاون على ذاكرة DDR3 SDRAM، مع الانتهاء من عملية الكتابة DDR3، كما هو مبين في الشكل.
إذا كانت العملية قراءة، قراءة اختيار عنوان القيادة عنوان وحدة كعنوان قاعدة المخصصة لكتابة app_addr DDR3، في حين أن عنوان قراءة كما عناوين تعويض مكتوبة في القنوات المقابلة من DDR3 مخبأ إزاحة عنوان، عنوان البيانات وحدة القيادة والسيطرة يولد إشارة التحكم إلى ذاكرة DDR3 SDRAM أخرى. البيانات عودة DDR3 SDRAM المقابلة لبت بت عنوان 512 على نطاق واسع. قراءة جنبا إلى جنب مع قناة البيانات إزاحة عنوان المقابلة لعنوان مخبأ تعويض، والإزاحة المقابلة لاستخراج البيانات استنادا إلى هذا 64 بت قراءة عملية لإكمال DDR3، كما هو مبين في الشكل 6.
5 النتائج التجريبية والتحليل
5.1 النتائج التجريبية
في هذه الورقة، تدعى Kintex-7 سلسلة XC7K325T FPGA رقاقة XILINX ورقاقة JBF9C256x72AKZ DDR3 ميكرون منصة الأجهزة، ومن أجل التحقق من صحة تصميم وتحليل الأداء.
طريقة الاختبار: ستة قناة القراءة أو طلب الكتابة بدأت في نفس الوقت DDR3، حيث يتم الانتهاء 1-4 قنوات طلب الكتابة DDR3، وقراءة طلب 5،6 قناة DDR3، وهو جهاز الدولة وفقا لترتيب أولوية الرسالة للانتقال الدولة بالتتابع معالجة، وأخيرا يتم إرجاع البيانات إلى قنوات منها، وتظهر نتائج ChipScope في FIG.
5.2 تحليل تجريبي
من أجل وصف أفضل أداء للتصميم، ونحن نقدم المعلمات التالية. التحكيم الوقت: وقت حدوث طلب إشارة إلى القناة تبدأ معالجة الفاصل، في الوقت IP المعالجة الأساسية: DDR3 البيانات عودة الملكية الفكرية الأساسية من تعليم وردت حتى ذلك الوقت، والوقت استخراج فعالية: يتم استخراج البيانات في الوقت عودة 64 بت الموافق بت 512 من DDR3 فاصل، ساري المفعول وقت البيانات: صحيح الوقت عقد البيانات؛ إجمالي الوقت: الوقت طلب العودة بيانات الرسالة، أي وقت التحكيم، IP وقت المعالجة الأساسية من الوقت وبيانات صالحة. لذلك:
في هذا التصميم، والتحكيم وجدت لمدة 3 دورات على مدار الساعة، وقت المعالجة الأساسية IP هو 22 دورات على مدار الساعة وفعالة وقت استخراج 2 دورات على مدار الساعة، كما هو مبين في الشكل.
بيانات صالحة لكل قناة ليست نفس الوقت، وأداء ليست هي نفسها، ونتائج الاختبار المحددة هو مبين في الجدول 3.
أظهرت نتائج الاختبار أن التصميم يمكن أن تكتمل مستقرة والوصول الفعال إلى متعدد القنوات DDR3، مع دورة بيانات صالحة رفع، فإن معدل قناة تصل إلى 5 جيجابايت / ثانية أو أكثر، وتصل إلى استخدام عرض النطاق الترددي 80، ويمكن تلبية بيانات السوق الآجلة متطلبات الوقت الحقيقي أثناء المعالجة.
6. الاستنتاجات
تصميم وتنفيذ قناة ست سنوات DDR3 قراءة التصميم على FPGA المضادة للتصادم، ويمكن حلها بفعالية متعدد القنوات الصراع الوصول المتزامن إلى DDR3 في تجهيز بيانات السوق الآجلة، وتجهيز في البيانات الموجودة في السوق منصة الآجلة تدعى Kintex-7 سلسلة FPGA حقق نظام تأثير جيد. أظهرت نتائج الاختبار أن تصميم المضادة للتصادم يمكن بكفاءة والكامل بشكل صحيح وصول متعدد القنوات لDDR3، مع استقرار جيد، ويحدد الوقت التحكيم، وكفاءة عالية. متعدد القنوات القارئ المضادة للتصادم DDR3 هذا التصميم يبسط تعقيد تصميم متعدد القنوات DDR3 القارئ، والحد من الكمون في معالجة البيانات في سوق العقود الآجلة، ويزيد من سرعة المعالجة المتوازية.
مراجع
لى كوانغ. تحقيق استنادا FPGA-DDR3 تشانغشا: الجامعة الوطنية لتكنولوجيا الدفاع، 2014.
وو Lianhui. DDR3 متعدد الميناء القراءة والكتابة إدارة التخزين بناء على FPGA متحكم والأنظمة المدمجة، 2015،14 (11): 71-74.
Caoyi جيانغ، مانينغ، وانغ .MPMC الذاكرة عالية السرعة واجهة التصميم الأساسية IP جامعة هاربين للتكنولوجيا، 2012،17 (6): 75-80.
مروحة بو وانغ يان دونغ سون Honghai، وغيرها من البحوث .FPGA عالية السرعة في الوقت الحقيقي حدة تحكم متعددة ميناء SDRAM هندسة الحاسب الآلي والتطبيقات، 2013،49 (12): 60-64.
تشانغ يوجيا، غير يانغ ياو الخط. استقبال الأقمار الصناعية AXI4 يستند تصميم الذاكرة متعدد الميناء DDR3 الإلكترونيات، 2016،39 (3): 74-78.
ليانغ تشن تشاو Bangxin. DDR3 SDRAM استنادا FPGA وتصميم وتنفيذ الجدول نظرة على نطاق واسع الإلكترونيات، 2017،40 (4): 849-855.
الجدد، شياو تشاو يينغ لين المال القوي. تصميم وحدة تحكم DDR3 SDRAM على أساس FPGA الأمثل الالكترونية للعلوم والتكنولوجيا، 2016،29 (11): 47-50.
جيانغ ون بو، وتشن ثعبان شعبة سلسلة FPGA رونغ رونغ .Xilinx الوصول إلى تصميم واجهة DDR3 عالم الاتصالات، 2016،15 (5): 243-247.
بان YIFEI، يو هاي بناءا FPGA-DDR3 تصميم واجهة المستخدم الإنتاج الإلكتروني، 2013،24 (15): 9-13.
الكاتب المعلومات:
تشانغ فنغ تشى تشانغ يان بين، وانغ Zhongyong
(معهد بحوث تكنولوجيا الصناعة من جامعة تشنغتشو، وتشنغتشو 450000)
