في المئة طويلة كوي، تشينغ لين بو سعادة شياو هاي، لو شون
(كلية المعلومات الإلكترونية، جامعة سيتشوان، وتشنغدو 610064، الصين)
عن طريق تطبيع دقيقة محصلتها خوارزمية FPGA يتحقق بسهولة عن طريق اختيار عامل تطبيع مناسبة لتحويل التحول الضرب وعملية الإضافة. قناة الأبيض الضبابي الضوضاء، وفك خوارزمية محاكاة عدد من التكرارات الأمثل فك وربط تكميم العزم بت الموارد XC7VX485T XILINX. ومن ثم نقوم بتصميم جديد وسرعة عالية في جزء مواز من الخوارزمية DSC فك بناء على ثلاثة معايير. فك تعظيم التوازن بين الكفاءة الترميز، فك التعقيد، واستخدام الموارد FPGA، وفك تنفيذها في رقاقة XILINX XC7VX485T، وسرعة تصل إلى 197 ميجا بايت / ثانية.
DSC فك، وFPGA، جزء مواز، تطبيع خوارزمية دقيقة محصلتها
مصدر توزيع الترميز (DSC) قناة فك التشفير من التقليدية وفك الأغراض، بسبب الترميز البسيط، فك التعقيد في السنوات الأخيرة أصبحت موضوعا ساخنا للاتصال. DSC ترميز جانب كل ترميز مصدر مستقل، إلى جانب فك وفقا لارتباط الترميز معا المصدر، مما يقلل من تعقيد ترميز، وتعقيد النظام كله يتم نقلها إلى الجانب فك وDSC فك تركز هنا على مصمم.
رموز توربو ورموز LDPC هما كبيرا DSC الترميز فك. في عملية فك DSC، ورمز توربو فك تعقيد الخوارزمية، ووجود مدة معينة فك أخطاء لا يمكن الكشف عنها تأخير، في حين أن قانون LDPC ديه قدر أكبر من المرونة، وانخفاض الخطأ سمة الأرض، فك سريع سرعة، وجود خوارزمية فعالة التكرار لفك ، وبالتالي أكثر ملاءمة لتنفيذ شفرة LDPC فك DSC.
وينقسم كود LDPC منتظم إلى رموز LDPC ورموز LDPC غير النظامية، فك أداء رموز LDPC غير النظامية هو أفضل من كود LDPC منتظم، فمن أقرب المعروف شانون الحد كود ، لذلك هذا الاستخدام للرموز LDPC غير النظامية أدركت DSC فك.
هذا التصميم لديه قناة ردود الفعل DSC فك، استنادا إلى النتائج الحالية من فك رموز المعلومات المشفرة قرار مشترك يتغذى إلى التشفير، ولكن هذا الأسلوب يتطلب عالية في الوقت الحقيقي ، الذي يقتصر DSC فك الهندسة عامل مهم في التطبيق. بسبب قدرتها معالجة FPGA مواز قوية للقيام البيانات في الوقت الحقيقي كفاءة التصنيع. لذلك، يمكن FPGA حل المشكلة في الوقت الحقيقي قناة ردود الفعل فك DSC.
سجل-BP الخوارزمية، الخوارزمية BP وبناء، تطبيع الأقل و(NMS) خوارزمية ثلاثة DSC فك خوارزمية مشتركة، وجزء من هذه الخوارزمية ثلاثة الضرب بدلا من عملية الجمع مع الحد بشكل كبير من كمية حساب. احتمال مشاكل عدم الاستقرار عند BP فك خوارزمية دخول-BP طول رمز تصحيح الخوارزمية لفترة أطول، ولكن لا تزال هناك لا تساعد على تنفيذ الضرب FPGA. على الرغم من خوارزمية BP المستندة يقلل من كمية حساب، ولكن خوارزمية BP القائم على دخول-BP فيما يتعلق التقارب البطيء، فك الأداء ليس كما السابق . NMS الخوارزمية التعقيد وخوارزمية BP المستندة هي نفسها تقريبا، إن اختيار المناسب عامل التطبيع [إيتا]، ويمكن الضرب مع عمليات الجمع والتحول في المكان، واحتمال أن فك الأداء هو تقريبا نفس BP خوارزمية . وهكذا، ويعمل خوارزمية للمرفق عند عدد كبير من تنفيذ FPGA.
واستنادا رموز LDPC غير النظامية، FPGA، NMS فك خوارزمية 3 جوانب الاستفادة من العمل الرئيسي هو استخدام كود LDPC عدم انتظام فك الخوارزمية باستخدام NMS تصميم جديد، في الوقت الحقيقي عالية السرعة DSC فك وXILINX أدركت XC7VX485T على فك. فك إنتاجية تصل إلى 197 ميجا بايت / ثانية، مع قيمة هندسية جيدة.
الأساس النظري ل1 DSC فك
المبادئ الأساسية ل1.1 DSC
لنفترض شي (ط = 1،2 ... N) مشتق من مصادر N من النظام نفسه، بين مصدر ارتباط N دعا المعلومات الجانب، يتم تنفيذها على مصدر مستقل N الترميز والتشفير N-طريقة نقل المعلومات بعد فك إلى نفس العقدة، والجمع بين المعلومات الجانب الترميز معا. وهكذا، فإن نظام DSC التشفير بسيط للغاية، وهو ما ينعكس بشكل رئيسي في تعقيد الجانب فك التشفير.
ويستند 1.2 نظام DSC على كود LDPC غير النظامية
كن كود LDPC عدم انتظام FIG 1 يتم تطبيق رسم بياني للنظام DSC، التي شي (ط = 1،2 ... N) يدل على مصادر N من نفس النظام، والتشفير DSC وحدة فك الترميز وفقا لمصفوفة الاختيار التكافؤ من قانون LDPC غير النظامية (H المصفوفة) التصميم.
وكما يتضح من الشكل 1، رموز LDPC غير النظامية الترميز المبادئ الأساسية للنظام DSC: DSC بعد بت المعلومات مصدر شي الناتج التشفير ومعلومات التماثل، مقارنة مع التقليدية الترميز والترميز بت نظام المعلومات DSC وتجاهل كتبها white ضجيج جاوس (AWGN) قناة الإرسال فقط كمية صغيرة من كل فك التكافؤ قليلا لDSC، والتكيف مع معدل لا يمكن أن يتحقق، وبالتالي تحسين كفاءة الضغط. في هذه الأثناء المعلومات الجانبية التي تنتقل عن طريق القناة الظاهرية إلى فك الترميز DSC معا، في هذا الوقت يمكن فك بشكل صحيح إذا كانت المعلومات فك الشفرة هو الإخراج X '، وردود الفعل أو إعادة الإرسال من فك التكافؤ قليلا يستمر حتى إخراج فك الصحيح.
1.3 LDPC خوارزمية فك التشفير
وصف للمرفق خوارزمية فك التشفير على وجه التحديد على النحو التالي:
2 قدمت قناة التباين AWGN، يمثل يي المعلومات المستلمة، L (CI) هي معلومات القناة التهيئة، L (qij) هي عقدة متغير في الحصول على معلومات من العقد الاختيار، L (rji) هو يتلقى عقدة الاختيار من متغير عقدة المعلومات، L (تشي) هي كل المعلومات التي وردت إلى عقدة متغير، C (ط) يمثل كافة العقد الاختيار متصلا عقدة متغير ط، C (ط) \ ي يمثل عقدة متغير ط توصيل لجميع ي تصحيح خارج آخرين تحقق العقدة، C (ي) \ ط يمثل عقدة الاختيار متصلة ي عقدة متغير في كل خارج آخر أنا، يمثل عامل التطبيع.
(1) تهيئة:
(2) تحديث العقدة الاختيار:
(3) تحديث عقدة متغير:
(4) تحديث L (تشي):
(5) وأخيرا، لأي ط، هي:
إذا كانت المعلومات التي تم جمعها إلى عقدة متغير تقدر L (تشي) < 0، لأي ط، مصممة على مصطلحا محلول. إذا H ^ T ج ^^ = 0 أو عدد من التكرارات توازي مسبقا أقصى فك التشفير، ج ^^ أيضا الإخراج كجهاز فك النهائي، وإنهاء فك حساب القسري؛ وإلا، انتقل إلى الخطوة (2) لمواصلة حساب فك .
من صيغة (2) يمكن أن ينظر إليه خوارزمية للمرفق لا تزال كمية صغيرة من الضرب، عند اختيار المناسب [إيتا]، فإنه قادر على فك دون فقدان الأداء والضرب مع عمليات الجمع والتحول بدلا من لجعل فك أقل قدر من الحساب، والحد الأدنى فك التعقيد، تستهلك موارد FPGA الحد الأدنى.
هو ثابت موجب أقل من 1، عادة 0.75 لتحديد LDPC فك الخوارزميات تنفيذها في FPGA، في هذه الحالة أفضل أداء فك NMS خوارزمية .
2 DSC فك
وثيقة غير منتظم (048،10242)، يشير البحث مصفوفة H أن الترميز معدل 1/2 H مصفوفة خلال فك لا يمكن أن تتحقق منخفض نسبيا نسبة الخطأ. ولهذا التحديد هذا النوع من التوزيع ( (خ)، (خ))، 1/2 معدل متاحة عدم انتظام H المصفوفة، حيث (س) = 0.2856X + 0.2575X2 + 0.4567 X7، ( س) = 0.0034X5 + 0.9966X6.
وينقسم هذا التصميم في وحدة نمطية DSC فك المدخلات، وحدة العازلة، وحدة تحديث المعلومات عقدة، وحدة القرار، وحدة التحكم، وحدة ردود الفعل، وحدة الانتاج. FIG 2 هو DSC فك البنية المنطقية وحدات الوظيفة الرئيسية للفك هي على النحو التالي:
(1) لابأس مكمم معلومات جانبية، يتم تخزين معلومات التماثل FPGA كتلة وحدة ذاكرة الوصول العشوائي.
(2) وحدة عازلة للكتلتين RAM-بينغ بونغ عملية مماثلة، والتحول بشكل دوري محدد البيانات قد يؤدي إلى تعزيز معدل كفاءة نقل البيانات، وكذلك إجراء التحديث عقدة عازلة حدة معدل مباراة الوحدة.
(3) وحدة تحكم للتحكم في توقيت تشغيل المعلومات تكميم وحدة الذاكرة العازلة، وحدات اثنين لضمان عمل منظم لضمان البيانات المستمر.
(4) العقدة وحدة المعلومات التحديث بتحديث متغيرات التحكم وعقدتين الاختيار، وإخراج المعلومات إلى قرار الحكم حدة.
(5) نتيجة قرار حدة ردود الفعل في الوقت الحقيقي ردود الفعل على محطة الانتاج بيانات محدد، لا يزال الإعلام الانتاج محدد لإرسال معلومات التحقق.
وينعكس التركيز تصميم فك في وحدة الغدد التحديث، وحدة القرار ووحدة التغذية الراجعة. 3 هو العمل ثلاث وحدات.
2.1 من البتات تكميم وعدد التكرارات تصميم
لا بد من تحديد مقدار فقدان المعلومات، وبالتالي فإن عدد البتات تكميم للتصميم من إعادة إعمار كل المعلومات الأساسية. لمزيد من بت تكميم، وأقل خسارة للمعلومات، وارتفاع دقة الترميز، ولكن زيادة كمية حساب، FPGA استهلاك الموارد لأكثر من ذلك؛ المعلومات إذا بت تكميم مفقود قليلا جدا، كثيرا، على الرغم من تقليل كمية حساب ، والحد من استهلاك الموارد FPGA، ولكن قد تسبب خطأ فك التشفير.
وثيقة المقترحة (ف، و) نظام تكميم موحد فيها ف بت تكميم = 8، بسبب تأثير يذكر على دقة تكميم فك الأداء، وهو ما يكفي لاتخاذ و = 2. وبالنظر إلى الوفرة النسبية للموارد المنطق XILINX XC7VX485T، ونحن تصميم (8،2)، (9،2)، (10،2)، (11،2) أربعة أنواع من نظام تكميم، مخطط أربعة تكميم بواسطة تخطيط ISE الاستهلاك في شريحة سجلات FPGA هو مبين على مؤشر مورد هام في الجدول 1.
وفقا لمساحة لتغيير "السرعة" في التفكير، وتعزيز استخدام الموارد FPGA مع زيادة دقة الترميز. وبالتالي، وفقا للجدول 1 (10،2) فك نظام تكميم موحد الأنسب لمتطلبات هذا القانون تكميم DSC.
مقياس آخر مهم هو عدد فك تكرارية. عادة طول الرمز، وهو نفس المعدل، مختلفة التكرار الترميز المقابلة لاحتمال مختلفة من كروس. محاكاة قناة AWGN بواسطة رمز طول 2048، وهو معدل كود 1/2، عدد تكميم قليلا من 10 بت إشارة تستمد العلاقة المتبادلة بين احتمال وعدد التكرارات فك، كما هو مبين في الشكل.
ويبين الشكل 4 أنه عندما احتمال زيادة كروس، فك تكرار الزيادات. عندما يتجاوز احتمال انتقال 0.2، وتكرار فك لا يتغير. لذلك، تم تصميم فك الشفرة الحد الأقصى لعدد التكرارات إلى 12 من هذا القانون.
2.2 متغير تصميم وحدة التحديث
من المعادلة (3) و (4)، التحديث عقدة متغير أساسا الأفعى. المعلومات الأولية والمعلومات التماثلية إلى التحديث عقدة متغير وVNU تحسب لكل معلومات التحكم القرار كود قليلا. المخطط الصندوقي هو مبين في الشكل (5)، لأن H مصفوفة غير النظامية، تم تصميم معلومات التماثل في وهما معا.
حيث، data_ori، data_ori_last المعلومات الأولية تظهر مجموعة من دولتين، c_mem1، c_mem2، c_mem3، c_mem8 يظهر على التوالي على درجة عقدة الاختيار من العقد متغيرة مرتبطة 1،2،3،8 المعلومات، v_mem يمثل عقدة متغير محدث المعلومات، judge_temp، judge_temp_last يمثل مزيج من اثنين وسيطة المعلومات دول القرار، والتحقق من وحدة القرار النهائي وتشير المعلومات قرار المدخلات.
بعد الانتهاء من حساب VNU وjudge_temp، XOR judge_temp_last نتيجة تحقق قرار تم الحصول عليها، إذا كانت نتيجة الحكم 0، فإنه يشير إلى أن فك هو الصحيح، والنتيجة فك الشفرة لانتاج وحدة تحويل المسلسل / موازية، وإلا، فإنه يشير إلى وجود خطأ فك.
2.3 تصميم وحدة التحقق التحديث
الصيغة (2)، وطلب معلومات رمز القيمة المطلقة تحديث عقدة الاختيار تسعى، والعثور على قيمة الحد الأدنى النوع، والتحولات، ويضيف هذه الخطوات الأربع. في صيغة (2)، على الرغم من أن يتم تحويل يمكن تحديد الضرب المناسب إلى التحول الكامل وإضافة العمليات، ولكن عددا كبيرا من عمليات التحول تستهلك الكثير من الدورات على مدار الساعة، وبالتالي النازحين في وحدة CNU / عملية إضافة باستخدام "تحول المياه / إضافة العملية" الطريقة، بحيث لا يؤدي فقط إلى تحسين استخدام على مدار الساعة، وكفاءة التشغيل، ولكن أيضا يقلل من استهلاك موارد FPGA.
CNU وظيفية رسم بياني يظهر في الشكل (6)، ويرجع ذلك إلى H مصفوفة غير منتظمة، وبالتالي فإن المعلومات تصميم، وهما معا المتغيرة.
حيث، v_mem6، v_mem7 تمثل العقد المتغير متصلا المعلومات درجة عقدة الاختيار 6،7، c_mem يدل على معلومات التحديث عقدة الاختيار.
النتائج 3 تحليل DSC فك
3.1 تحليل DSC هيكل وحدة فك الترميز
عادة، والحد الأدنى الترميز كفاءة فك المسلسل، وموازية تماما فك الترميز أعلى كفاءة، ولكن الموارد المنطق FPGA محدودة يحد من جدوى هذا النهج. من أجل تحقيق التوازن بين الكفاءة الترميز من استخدام الموارد FPGA وحدة فك الترميز، ونحن نستخدم فكرة تصميم فك مواز جزئيا.
منذ الموارد FPGA تكون مصفوفة غير النظامية وصفها H هنا، فإن الجمع بين العقد من درجات مختلفة مع استهلاك مختلف. وبالنظر إلى كمية من حساب والموارد FPGA، وغيرها من العوامل التي يستهلك دورات، VNU تصميم مزيج، مزيج من اثنين من الهياكل كما هو مبين في الجدول 2، الجدول 3.
من الجدول 2، الجدول 3 يمكن أن ينظر إليه على أن الجمع بين درجة 77 من التوازي، التوازي تركيبات اثنين هو 46. لذلك، وهو مزيج من VNU خلال 26 ولاية واثنين من تكوين VNU من خلال حالة التحديث عقدة متغير تماما.
CNU تصميم مزيج، مزيج من اثنين من الهياكل كما هو مبين في الجدول رقم 4 والجدول 5. من الجدول 4، فإنه يمكن أن ينظر إليها في الجدول رقم 5، وهو مزيج من درجة التوازي هو 36، وهو مزيج من اثنين من درجة التوازي هو 38، لذلك CNU من خلال مزيج من حالة عقدة الاختيار وCNU 26 من خلال الجمع بين الدولتين محدثة بالكامل.
3.2 DSC فك توقيت الرسم البياني
من أجل التحقق من جدوى تصميم DSC فك، عشوائيا فترة ولدت في MATLAB تسلسل المعلومات ثنائي، LDPC ترميز أولا، ثم قم بإضافة قناة AWGN الضجيج وBPSK التشكيل، وتهيئة المعلومات، ثم لمدة 10 بت تكميم موحد، وتكميم يتم تخزين كتلة نتيجة RAM كمدخل فك.
وحدة فك الترميز الأساسي فك بشكل صحيح الرئيسي المخطط إشارة توقيت هو مبين في الشكل 7 (وضوح الإشارة العرض، فإنه سيتم إعادة كتابة أسماء الإشارة في الشكل). معنى الإشارات التالية: يمثل CLK فك مدار الساعة العالمية، يمثل RST إعادة تعيين فك العالمية، يشير out_flag العلم الانتاج فك شفرة، يمثل out_en الانتاج فك تمكين، iter_counter يمثل فك التكرار، يشير الاختيار قرار فك إشارة، data_out يمثل الناتج فك شفرة. FIG 7 (ب)، FIG 7 (ج) هي المخططات 7 (أ)، أ، ب بعد عرض الموسع جزئيا.
من FIG 7 (ب) يمكن أن نرى أن وحدة فك الترميز 10 بعد حلقة التكرار قاصر، وإخراج المعلومات القرار هو 0، مشيرا إلى فك فك بشكل صحيح. MATLAB تسلسل المعلومات الثنائية ولدت نتيجة المقارنة تشير إلى أن الناتج فك شفرة تسلسل المعلومات الثنائية ولدت بالضبط نفس الشيء، وثبت حتى الآن أن التصميم فك هو الصحيح.
3.3 DSC أداء نظام ضغط
بشكل عام، كلما زاد احتمال تقاطع المصدر، وأكثر عدد البتات الاختيار اللازمة لفك الصحيح. للتحقق من أداء التصميم المقترح لنظام ضغط DSC، عدد البتات الاختيار فك بشكل صحيح الاختبار المطلوبة عن طريق تغيير كروس احتمال المصدر، والمقارنة DSC من تصميم النظام وMATLAB. DSC تصميم النظام وMATLAB تصميم هنا مقارنة أداء نظام ضغط DSC كما هو مبين في الشكل.
كما يتضح من الشكل 8، ونظام DSC في MATLAB وتنفيذ FPGA، يتم فك عدد البتات الاختيار مطلوب بشكل صحيح مع احتمال زيادة كروس. عندما يكون احتمال انتقال هو نفسه، ونظام DSC تصميم ورقة تنفيذها من MATLAB محاكاة لنظام DSC يحتاج الى مزيد من بت التماثل إلى فك الصحيح، خاصة في ظل القيود المفروضة على الموارد مما يؤدي إلى FPGA وFPGA وبما يكفي لتحديد عدد البتات في تأخير تخطيط .
فك DSC-سرعة تنفيذها في XILINX XC7VX485T، ISE الاستهلاك الكامل للموارد FPGA نسق كما هو مبين في الجدول رقم 6.
بعد القيود توقيت، وحدة فك الترميز إلى الحد الأقصى تردد التشغيل و 195.048 ميغاهيرتز، ترجمة مصطلحا واحد يتطلب 169 ساعات. الصيغة الإنتاجية حساب N و / (ك T)، حيث N هو رمز طول، و هي تردد على مدار الساعة، ك هو الحد الأقصى لعدد مرات التكرار فك، T هي الفترة ترجمت مصطلحا واحدا، وسرعة فك تصل إلى 197 ميجا بايت / ثانية.
4 خاتمة
ورقة DSC فك يترجم الفرق في الوقت الحقيقي الحالي، وانخفاض الترميز عامل الكفاءة في تصميم جديد وسرعة عالية في جزء بالتوازي DSC فك الترميز، وXILINX XC7VX485T تنفيذها على رقاقة، وتهدف إلى تحقيق أقصى قدر من التوازن FPGA الموارد، فك التعقيد والترميز الكفاءة. فك DSC جود التصميم العام للنقل، وغيرها، والتي تصل إلى 197 ميجا بايت / ثانية الإنتاجية، بحيث فك DSC له العملية عالية.
مراجع
فيديو لينغ تشون، Xiahong تاو، تشانغ Xingshao التكيف وزعت يانغ الترميز معدل بت من LDPC الصين صورة والرسومات، 2010،15 (12): 1707-1713.
تشونغ S Y، فورني G D، RICHARDSON T J، وآخرون AL.ON تصميم منخفضة الكثافة رموز تماثل الاختيار مع 0.004 في 5 ديسيبل من الحد شانون .Communications رسائل، IEEE، 2001،5 (2): 58-60.
Xueguo دونغ. الموزعة المصدر الترميز النظرية والتطبيقات بكين: جامعة بكين للبريد والاتصالات، 2009.
وانغ J، يانغ S H.A رواية سجل-BP فك خوارزمية رموز LDPC هندسة .Software، 2009.WCSE'09.WRI المؤتمر العالمي on.IEEE، 2009،1: 305-307.
JIANG N، بنغ K، كلمات J، وآخرون al.High-سرعة فك QCLDPC .Broadcasting، IEEE المعاملات على، 2009،55 (2): 251-259.
جيانغ BOYU، ياو عن بعد، تشين مينغ وي. LDPC فك خوارزمية الأجهزة البحثية للتحقيق التكنولوجيا الحديثة الإلكترونية، 2014،37 (17): 5-8.
تحليل الكلمة COLE C.Error لفرقة من للتنفيذ بسهولة غير النظامية (2048،1024) رموز LDPC مؤتمر الاتصالات .Military، 2008.MILCOM 2008.IEEE.IEEE، 2008: 1-5.
تاو ليو تشيانغ، لي Shaoqian .- دوران LDPC فك خوارزمية وتكميم لل تقنية المعلومات، 2006، 29 (11): 38-40.
لتحديد تطبيقات الأجهزة بتات البيانات ومحاكاة أداء تكميم وو بو، يه .LDPC المعلومات والاتصالات، 2012 (2): 24-26.
